W dniach 18-22 lutego w San Francisco odbędzie się kolejna konferencja IEEE Solid State Circuit, podczas której czołowi twórcy chipów opowiedzą o obiecujących projektach. W szczególności Intel, Marvell i Synopsys przedstawią raporty na temat własnych osiągnięć w dziedzinie interfejsów sygnałowych dla pamięci RAM przyszłości. Każdy z nich zaprezentuje obwody w technologii procesowej 3 nm z szybkością do 224 Gbit/s.
Oczekuje się, że specyfikacje standardu pamięci DDR6 zostaną przyjęte w 2024 r. Szybkość przesyłania danych na każdym pinie magistrali danych będzie wynosić od 12,8 Gbit/s do 17 Gbit/s. Oczywiście wymaga to zaktualizowanych protokołów i nowych rozwiązań obwodów. Intel, Marvell i Synopsys na swój sposób przygotowują się na pojawienie się pamięci DDR6 i przyszłych wersji pamięci RAM, o czym obiecują bardziej szczegółowo omówić w lutym.
Raport Intela będzie dotyczył organizacji warstwy fizycznej (PHY) interfejsu sygnału pamięci, który, jak można się domyślić, jest zasadniczo analogowy. Na tym etapie ważne jest zmniejszenie poziomu szumów i zapewnienie jak najlepszej synchronizacji sygnałów, co z kolei zależy od charakterystyki tranzystorów i bezpośrednio od procesu produkcji sterownika. Poinformowano, że Intel zaadaptował projekt obwodu DAC dla tranzystorów FinFET 3 nm. Poziom zużycia wyniesie 3 pJ/bit, co jest bardzo dobrym wynikiem, ponieważ wzrost zużycia powinien być ograniczony nawet przy zwiększeniu przepustowości.
Synopsys ze swojej strony zaprezentuje licencjonowane obwody (IP) do transceivera o podobnych charakterystykach. Rozwiązanie Synopsys zapewni także maksymalną prędkość interfejsu do 224 Gb/s przy zużyciu do 3 pJ/bit. Obwody Synopsys są również zaprojektowane dla technologii procesowej FinFET 3 nm. To, nawiasem mówiąc, wyklucza Samsunga, który w ramach procesu technologicznego 3 nm przechodzi na tranzystory z bramką kołową (GAAFET).
Na koniec Marvell, znany producent kontrolerów i procesorów sygnałowych, w tym rozwiązań dla dysków SSD, zaprezentuje swoje rozwiązanie dla wysokowydajnej pamięci RAM przyszłości. Cyfrowy kontroler Marvell w postaci modułu przetwarzania i transmisji sygnału zapewni prędkości operacyjne do 212 Gbit/s dla technologii procesowej FinFET 5 nm. Znaczący margines szybkości operacyjnej pozostawia miejsce na dalszy wzrost szybkości pamięci RAM ponad to, czego oczekuje się od standardu DDR6, co jest ważne w zastosowaniach AI i uczenia maszynowego.